Cadence Virtuso: Kā modelēt strāvas ierobežotāju

[mvj]

Hi All, Vai es varu zināt, ja ir veids, kā modeli, strāvas ierobežotāju in kadence. Man vajag, lai desing pastiprinātāju ar pašreizējo 100uA otrajā posmā. Es gribu, lai modelētu šo, lai redzētu, kā pārejoša reakcija ir tad, kad vadītāja capacitive slodze. Paldies jau iepriekš daudz! M.

 

[leo_o2]

Kāpēc ne tieši izmantot esošo spoguli OTA ar 100uA izejas?

 

[erikl]

Kāpēc ne tieši izmantot esošās spoguli OTA ar 100uA izlaide

Varbūt tāpēc mvj grib redzēt pārejoša atbildes savā pastiprinātājs ?

 

[mikersia]

gadījumā, izmantojot Cadence / Spectre simulators "Voltage Controlled Voltage Source" instancē (ti, "vccs") var izmantot tikai ar noteiktajām minumum un maksimālās izejas strāvas robežas. gadījumā uzvedības (piemēram VerilogA) modulis apraksta būvniecība ", ja ... cits ja ..." jāpalīdz: ... ja (Iout> Ilim) sākas Iout = Ilim; beigas cits ja (Iout <-Ilim) sākas Iout =-Ilim; end ...