Cadence: Soļi funkcionālās pārbaudes sintezētu netlist

[chip-monk]

Kā vienu funkcionāli pārbaudīt sintezēts netlist izmantojot RTL Compiler? Lūdzu, norādiet pasākumus un saistītās komandas. Paldies.

 

[lostinxlation]

vienkārši norādīt uz bibliotēku un palaist simulāciju par netlist.

 

[chip-monk]

Hi, Paldies par ātru atbildi. Es lietoju VT Standard Cell Library, un nav *. v failu, kas satur visus vārtus, piemēram, un, inv uc, ko izmanto sintezēts netlist. Tātad, kā es varu norādīt uz bibliotēku vārtus, kad man ir sintezēts netlist, sdf, un *. lib fails, bet nav verilog fails ar visu vārtu aprakstiem piemēram and2_1 vai NAND uc, ko izmanto sintezēts netlist. Lai būtu precīzāk, man kļūdas, piemēram, pēc viena in kadence, kad es apkopo sintezēts netlist, komentēt sdf failu testbench un pēc tam izmantot ncelab komandu. and2_1 g631 (IP1 (B [8]), IP2 (n_15), op (c_out)...) | ncelab: * E, CUVMUR (./gen_ks_sa1.v, 1817 | 12): piemēram, "test.ks_sa1_1. d9_1.a9_1.g631 "Dizaina vienība" and2_1 "ir neatrisināts in 'worklib.adder_ks9: modulis".

 

[kornukhin]

JUMS verilog bibliotēkām, lai modelētu savu dizainu. Nav citi veidi, lai modelētu netlist. Vēl viens veids - izmantot Confornal oficiālai pārbaudes. Tā atbalsta *. lib, kā ievades formātu.