Bloķētie un Distributed Ram secināt in XILINX FPGA

[kil]

Hi all,

Kāpēc XILINX bloķēta Ram un Distributed Ram ir infered kad READ_ADD ir piereģistrējies (blocked RAM) un kad nav piereģistrējies, būs infered kā Distributed RAM.

Pateicība
Kil

 

[echo47]

XILINX Block RAM silīcija ir pastāvīga adrese ievadi reģistrā, nevar apiet.Tā Citiem vārdiem sakot, Block RAM nevar darīt asinhrono lasījumi.Ja jūsu ABL neietver līdzīgu reģistru, tad sintēze rīks nevar izmantot Block RAM, un tas nonāk atpakaļ izmantojot Distributed RAM.