Pēc izvietojuma un maršrutēšanu ABL modulī par mērķtiecīgu FPGA ierīci, Post P & R simulācijas modelis var radīt.Šis modelis ietver faktiskās loģika un maršrutēšanas kavēšanās standarta Nokavējums Format (SDF fails), kas var tikt iekļauta simulācijas.Šis viss process ir pazīstams kā Backannotation.
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
