Attiecībā uz to, kā padarīt tristate pamatā dizainu synthesizable

[pavankumarmnnit]

Hi everbody,
Es esmu, kam dizains (vhdl) par banjans slēdzis, kurā ir nosacījums, ka dažās ostās ir bloķēta dažās situācijas ..jā, "Tas ir obligāti, ka man vajadzētu izmantot tristates manā dizains".I did kodēšana un sintezētas izmantojot xilinx ise simulators ir tas deva brīdinājumu par tristates bet tas ir sintezēts, un es pārbaudīt simulācijas arī. Sīkākai paaudzes modeļiem, izmantojot i jādara "DFT kompilatora sintēze".

Es nevaru darīt sintēzes dizains kompilators, jo tristates manā dizains.kļūda nevar atrisināt tristate konfliktus.Man ir inout vai buferēts ostās, kas ir bloķēts dažos situācija manā kods ................

Cenšamies palīdzēt šajā jautājumā ...............

Thanks in advance ...................

 

[FVM]

I guess, jūs runājat par iekšējo tristate mezglu?

 

[FVM]

Man ir bijis, izmantojot iekšējos tristate dažos FPGA dizainu ar Altera Quartus un arī ar Precision RTL sintēzes režģi toolchain.Es pieņemu, ka tie ir pieejami ar citu ABL sintēzi, too.

Lai saprastu ierobežojumus sintēzē iekšējā tristate mezglu, tas ir svarīgi zināt, ka CPLD, FPGA vai ASIC nav īstu iekšējo tristate iespējas, tikai vienvirziena point-to-point savienojumiem starp loģika šūnām.

Tādējādi iekšējais tristate būvēt vienmēr ir jātulko uz multipleksori.Reālā tristate ķēde, vairāki autovadītāji var izdzīt vienlaicīgi (gan izraisot autobusu apgalvojums).Tas nevar notikt multipleksoru ķēdē, visi vienlaicīgi ļauj signālus īpašu tristate mezglā jābūt kopā ar nepārprotamu multipleksoru izvēlieties signālu.

Iekšējais tristate konflikti attiecīgi sintēze mazspēja saimē notiek, ja nav skaidras multipleksoru izvēlieties nosacījums var atrast.Tas var būt gadījumā, rada izvēlieties nosacījumi ir faktiski pretrunīgi vai vismaz zināms daļēji.Jums ir mainīt konstrukciju, lai novērstu problēmu.Kā vienkāršs noteikums, visi izvēlieties nosacījumi ir iegūti ar asinhronu loģiku no paša signāla, kas noteikts ekskluzīvā veidā.

Otrā iespēja būtu izmantot multipleksori vietā tristate mezglu explicitely Jūsu dizainu.

 

[pavankumarmnnit]

ja (s1 = 'Z' un s2 = '0 '), piemēram, tas tik daudz nosacījumu, pārskatus, lietojot Z bija tur manā programmā .......Es kontrolē Z, izmantojot iespēju, kad tas ir izvades mezgls, bet iekšēji man izmantot signālus, lai kontrolētu ........Kas par, ja pārskatos, pamatojoties uz Z.Man vajag dažas signālus, kas jāveic, ja s1 = 'Z' utt ................

 

[FVM]

Quote:

Man vajag dažas signālus, kas jāveic, ja s1 = 'Z'