Asyn Set / Reset

[satiah]

Hi ..

Es gribu zināt, vai ir kāds veids, kā konvertēt Asynchronous Set / Reset in FF, lai Synchronous.Nav HDL kodu.Asyn SET / Reset FF Additional Hard izstrādājumi.

Man ir Viens veids Register Set / Reset signāls ir vēl kādā citā veidā ...

Pateicība

 

[jjww110]

do u izmantot standarta šūnu?vai izdarīt shematisks pats?ja u lieto standarta šūnu, jūs varat nomainīt šūnu

 

[satiah]

Hi ..

tā schmatic.Pievienots pēc 3 minūtēm:vairāk skaidrības ..

Šo asyn FF alredy Preset in FPGA.ja es izmantot citu FF sinhronizēt manu SET / atiestatīšanas signāla atkritumus no maniem resursiem, tāpēc es esmu lookig lai pilnībā opimized datortehnikas sinhronizēt manu signālu ..

 

[Salma ali bakr]

u var būt divu secīgu flip flops
ar vienu reset saistīts gan ar to nodzēš
un viens pulkstenis, lai gan to pulksteņi
un izejas no otrās uzsist kritiens būs sinhrono reset

 

[laglead]

Pārmaiņas ir dārgi.

 

[satiah]

Hi Salma ..

ko es sapratu, ja es neesmu nepareizi no ur atbildi ..
tā FF saistīts atpakaļ atpakaļ (piemēram, dubultā Sinhronizācijas ķēdes, lai izvairītos no metastability), un kam pats reset un pulksteņu produkcija tiek sinhronizēti iestatīšanai.lūdzu, paskaidrojiet man, kā tas sinhronizētu reset ...

 

[Shurik]

Tas ir apraksts asynchronize SET / Atiestatīt Verilog (DFF)

vienmēr @ (posedge iestatīšana vai posedge Atstatït vai posedge CLK)
if (Reset)
Q = 0;
else if (Set)
Q = 1;
citādi
Q = D

Tas ir apraksts sinhronizēt SET / Atiestatīt Verilog (DFF)

vienmēr @ (posedge CLK)
if (Reset)
Q = 0;
else if (Set)
Q = 1;
citādi
Q = D