ASIC simulācijas vs FPGA

[no_mad]

Hi, man bija šo argumentu ar savu kolēģi. Arguments ir, ja jebkuru dizainparaugu pārbaudīja uz FPGA kuģa, tas ir jāpārbauda vēlreiz uz ASIC simulācijas rīks ar SDF failu. Tas ir lai apstiprinātu projektēšanas strādās bez jebkādiem bug vai glitches, ja lente-out vēlāk. Saskaņā ar mana kolēģa, ja dizainparaugs ir strādā uz FPGA kuģa. Tādējādi, tas noteikti strādās ASIC. Bet mans arguments ir tas, ko par kavēšanos un glitches. Tā kā šie divi (ASIC n FPGA), ir atšķirīgu arhitektūru. Kā mēs visi zinām, FPGA ir PLA un ASIC ir vārti. Es saprotu, ka FPGA ir labs veids, kā pārbaudīt un apstipriniet savu algoritmu. Lūdzu dalīties ar jūsu domām, ļoti appreciated. Paldies jau iepriekš,-no_mad

 

[stevepre]

Jūsu kolēģis ir lielākoties labi, bet, protams, jums ir nepieciešams, lai pārliecinātos laiku ierobežojums ir labs un verfied. Glitches un kavēšanos? Kavēšanās var ieķerties laika analīzi (STA). Glitches? Glitches ir visur katrs dizaina. Un tur ir glitches gan FPGA un ASIC. Taču, kamēr tas ir sinhrono dizains un tā atbilst termiņiem, tas darbosies.

 

[ami]

Hi, My nesen lentu-out mikroshēmu tiek pārbaudīta gan FPGA board & modelēšana (RTL un vārtu līmenī), un šeit ir daži no manas pieredzes: 1. pārbaudot savu kodu uz FPGA kuģa, jūs varat pārliecinieties, ka jūsu mikroshēmas darbojas ļoti labi. Ir dažas pazīmes vajadzīgs ļoti ilgs laiks, lai jāpārbauda RTL simulācijas, un FPGA ir vienīgā izvēle. 2. izņemot, izmantojot FPGA - tiešā -> ASIC tecnology, pārbaudiet vārti / grafikam SDF fails ir obligāta. Problēma šeit nav funkcija, bet laiku. 3. Es jūtu, kādu kodu, kas rūpīgi jāpārbauda, RTL simulācijas ---> Run labi FPGA kuģa + + + SDF laika pārbaudi OK ---> ASIC mikroshēma darbosies OK. rgrds,

 

[bajahaya]

Čau, Tas nav nepieciešams, ka mikroshēma ir funtionaly strādā labi, ASIC, ja tas ir pierādīts FPGA dizains. Reason: FPGA maršrutēšanas ir piespiedu piedziņas maršrutu, tas nozīmē, ka tā ir tā struktūra jau ir, un tikai mēs īssavienojumu savieno padarīt katru CLB ir saistīts. Turpretī ASIC ir differnt maršrutēšanas topoloģijas. FPGA kartēšana tiek veikta attiecīgā architecuture un tā var izmantot lielāku platību līdz ar to vairāk kavējumu, kā arī, savukārt ASIC var būt mazāk zonā un mazāka kavēšanās tādēļ datu ierašanos varētu būt jau pārāk. Jo ASIC mums ir labi kontrolēt par grafiku prasībām un instrumenti pieejams šodien, ir diezgan gudri opmitization, kas ir tur FPGA.So mēs varam apliecināt, ja ir pierādīts FPGA dizains darbosies pats ASIC. Mums vienmēr būtu aiziet ar dizainu plūsmas STA un Paristic ieguve vadi, lai zināt, reālajā dealy un arī jānodrošina loģika / funkcijas pārbaude. Regards, ALI

 

[SkyHigh]

no_mad, FPGA ir ātrā prototipēšana auduma. Jūs to izmantot, lai pārliecinātos, ka jūsu RTL dizains FUNKCIONALITĀTES darbi. Rule of thumb: vienmēr pareizs kaut augšpusē, pirms nāk uz leju, lai apakšā. No ASIC viedokļa, jums ir iet STA pēc post-sintēze pirms doties uz plaknes. Pieredze: Jūs varat nodot STA pēc post-sintēze, bet jūs nedrīkstat iet post-izkārtojums imitāciju ar SDF. Kāda ir atšķirība: ASIC dizains ir māksla. FPGA dizains ir rotaļlieta. Ja jūs varat darīt, ASIC, jūs varat darīt FPGA. Bet ne otrādi.