Array un mainīt vērtību dector ("pasākumā ekvivalents)

[Wild Life]

Es uzskatu, ka "gadījumā atribūtu noderīgi, tomēr to var izmantot tikai ar std_logic signālus, man ir nepieciešams, lai īstenotu pašā kārtībā (vērtības izmaiņas, es domāju), aptuveni std_logic_vector (31 downto 0).

 signāls: std_logic_vector (31 downto 0) process (clock) sākt ja rising_edge (pulkstenis) [COLOR = "# FF0000"], ja A'event tad [/COLOR] .... beigām, ja; mērķi, ja;

I KNOW RED kods ir UNCORRECT !!! Es tikai gribēju parādīt, ko es domāju, lai aprakstītu ;-) Vai pastāv atribūts / veids, kā to, ka?

 

[fcfusion]

"EVENT atribūti darbu std_logic_vector signāliem, kā arī. Patiesībā, viņi strādā uz jebkura veida signālus (std_logic, std_logic_vector, vesels skaitlis, lietotāja definētus tipus, uc) problēma, kāpēc tas nedarbojas jums ir tāpēc, ka jūs mēģināt atklāt notikums, kas clocked process . Ja laika notikumiem, neatbilst precīzi (laika pulkstenis notikums = laiks notikums), notikums nekad netiks atklāti. Tas ir process, darbosies dažādas laika, nekā signāls pārmaiņām, un tādēļ notikumus nevar noteikt šādā veidā. Pievienot signāla jutības sarakstu un jūs redzēsiet to darbu.

 

[FvM]

Vai par synthesizable VHDL problēmu? Tad jums būtu jāapsver, ka tas nav galvenokārt par VHDL sintakses problēmu, nevis par aparatūru spējas. Vērtības izmaiņas var konstatēt aparatūras loģiku, ņemot paraugus signālu un salīdzinot ar klātesošo glabājas iepriekšējo vērtību. Tas arī darbojas vairāki biti.

 

[treqer]

nav nepieciešams rakstīt projektus, kas nevar veikt no shematisks

 

[TrickyDicky]

Sarkans kods ir pareizs VHDL - tās vienkārši nav synthesisable VHDL. "Pasākums nedrīkst lietot synthesisable dizainu, jo tas doesn't nevienu reālu aparatūru (ja vien jūs to izmantot par pulksteņiem: ja clk'event un CLK = '1 ', tad ....). Tomēr, justies brīvi iet mad ar to testbenches - bet es wouldnt likt to iekšā clocked procesu gan (pret saprātu fcfusion norādīja). Jums ir nepieciešams darīt to, kas FVM ierosināja - veidot mala detektors ar reģistru un comparitor.

 process (CLK) sākt ja rising_edge (CLK) Thein input_r

 

[fcfusion]

nav nepieciešams rakstīt projektus, kas nevar veikt no shematisks

LOL, ko tas nozīmē?

 

[FvM]

LOL, ko tas nozīmē?

Es domāju, viņš nozīmē, ka jums vajadzētu spēt iztēloties aparatūras loģika circuit synthesizable dizainu. Nav attiecīgās datortehnikas notikumu atribūts.