ar ko nosaka frekvenci post sintēzes simulācija

[nikhilindia85]

hi guyz.i ir paredzētas 32 bitu MIPS processor.i ir sintezēti mana dizaina kadence RTL compiler.i ir definēti pulkstenis laiku kā 15000picosec in synthesis.i got kritisko kavēšanos 9000ps un izliekumu 6000ps.so no kritiskās kavēšanās mans max freq ir atleast 100Mhz.but mans dizains nestrādā 100mhz.some izvada signāla, nevar ražot ouputs pie 100mhz.design strādā tikai 10mhz.why tas notiek un kā mēs varam uzlabot CLK freq

 

[sumit_techkgp]

Nav veids, kā u var uzlabot. Lūdzu, pārbaudiet, vai ierobežojumi ir piemēroti pareizi vai ne. Still, ja u get tādas problēmas, es domāju, ka u ir nepieciešams, lai cauruļvada datapath. Tāpat pārbaudiet klāts ar gudronu, ostas ir reģistrēts vai nē, tas ir ļoti svarīgi, jo u cenšas sintezēt nedaudz lielāku ātrumu!

 

[nikhilindia85]

kā ar cauruļvada tha kritisko path.actually i know jēdzienu piupeline, bet i dont zināt, kā pieteikties it.plz ikviens var izstrādāt par to.