apgriežot gribēja (ērti) signālus XILINX valdes, kas ir problēma mans kods?

[corin.otesteanu]

Es esmu īstenot ierobežotas valsts mašīnu, lai saskaitītu kādu notikumu. Pirms sintēzes simulācijas works fine, bet pēc sintēzi nav. Im pārliecināts, ka tas ir tāpēc, ka rotājums:

[ievilkumā] FF / Latch ir konstantas vērtības 0 bloku. Šī FF / Latch tiks apstrādāts pilnveidošanas procesa. BRĪDINĀJUMS: Xst: 1896 - Saistības pret citām FF / Latch apgriešanu, FF / Latch ir konstantas vērtības 0 bloku. Šī FF / Latch tiks apstrādāts pilnveidošanas procesa. [/ Ievilkumā]

Any help būtu appreciated.

 subjekts fsm_moving_object ir Port (CLK: in STD_LOGIC;: in STD_LOGIC, B: ar STD_LOGIC, res: in STD_LOGIC, jauda: no STD_LOGIC_vector (3 downto 0)), gala fsm_moving_object, arhitektūra Uzvedības no fsm_moving_object ir veids valstīs ir (state0, stateA, state_inc, stateB, state_dec) signālu pr_state, next_state: valstis, signāls indekss: vesels skaitlis, diapazonā no 0 līdz 9 = 0; signālu A_prev: std_logic: = '0 '; signālu B_prev: std_logic: = '0' , sākas process (res, CLK, indekss) sākas if (res = '1 '), tad pr_state

 

[mrflibble]

Jums var likt "S" (SAVE) atribūtu, piemēram, lai novērstu apgriešanu ... . Tātad UCF failu ierakstu varētu būt kaut ko līdzīgu: INST "* / fsm_moving_object / pr_state *" "S =" TRUE ", Jūs arī varat apskatīt XST rokasgrāmatas par šo atribūtu specifiku.