apgalvojums elektronisko shēmu

[laststep]

Hi All,

Es sāktu projektu, kas veiks apgalvojumu pārbaude par elektronisko shēmu (Verilog pusē nav hardwre pusē).Es gribētu zināt katru detail par apgalvojumu pārbaude no kāda metodoloģija, izmantojot tiesības tagad, vēsturi, kā plūsma izstrādāt, kas nepieciešams ņemt vērā un daudz ko citu ...

Mana saprotams apgalvojums ir tas, ka 2 signāls ievadiet to pašu mezglu un izejas kļūst neprognozējams un parasti veiks "X" vērtības.Un tas tikai lietas, es zinu par
apgalvojumu pārbaudi.Es neesmu informēts par to, ko tehnoloģijas un metodoloģija, izmantojot tiesības tagad veikt apgalvojumu pārbaudi.

Paldies jau iepriekš.

Sveicieni
KC

 

[vlsichipdesigner]

mana mīļā dizainers,

mans 2 centi,

Apgalvojumu, kā jūs pieminējāt, ja ir vairāki autovadītāji par to pašu autobusu sauc par autobusu apgalvojumus.

Scenārijs ar autobusu vada vairāki moduļi, būtu pienācīgi autobusu-protokols, specifing ziņā apgalvojums, kas ir mehānismu, lai rīkotos līdzīgi master-vergu, prioritāti shēmas, pieprasījums-Granta.

No metodoloģijas viedokļa raugoties, varētu būt, lai pārbaudītu vairāku vadītāju

mana lūgšanām,
vlsichipdesigner
http://www.vlsichipdesign.commācīties chip projekta koncepciju par brīvu

 

[laststep]

Hi, šaubas par apgalvojumu, kas Verilog.Verilog signāls ir atšķirīgs stiprums.Ja 2 atšķirīgām signālu ar dažādu stiprumu (spēcīga 1 un vājš 0) ievadiet tādu pašu mezglā, ir tā uzskata par apgalvojumu?

Paldies