ADC simulācijas testēšanu, izmantojot Verilog modelis bloka

[nijMcnij]

hello all, i am projektēšana ADC, un man pateica, ka ir veids, kā izveidot verilog modeli bloku, kas var būt savienots ar ADC ciparu izejas. verilog bloku tad var uzrakstīt ciparu kodus no ADC uz failu. kā es varu izdarīt liels paldies

 

[willyboy19]

Mēģiniet izmantot $ fstrobe funkciju, un tā darīs darbu.

 

[swicap]

VerilogA modelis var darīt, tas ir viegli rakstīt šo va bloku, pārbaudiet veriloga atsauces.

 

[nijMcnij]

Man ir izveidojis verilog modelis, kas izmanto $ fstrobe funkciju. hwoever no ADC izejas tiek 3.3V uz ciparu 1 un 0 digitālo 0 .... Kā es varu izmantot $ fstrobe inorder, lai saglabātu 1 par katru 3.3V uz ciparu izejas. liels paldies

 

[swicap]

$ Fstrobe var eksportēt datus uz failu. izmantot MatLab lai analysize datus. Tas būs ļoti viegli atrisināt problēmu u met.

 

[redswat]

varbūt jūs varat izmantot ideāls DAC analog netlist, lai pārbaudītu Jūsu ADC izejas

 

[chenliy]

Jūs varētu savienot ievadi DAC ar izejas ADC.