Actel dizains plūsmas un laika ierobežojumi

[buenos]

hi Actel iesaka izveidot laika ierobežojumi "Designer", kas ir P & R rīks. Bet, ja es nomainu VHDL kodu, resynthesize un atveriet dizainers P & R vēlreiz, tad iepriekš set-up ierobežojumi izzūd. Tas ir tāpēc, ka sintēze rīks pārraksta tos uz noklusējuma vērtībām. Ja es pievienot conctraint SDC failu synplify sintezatoru projektu, tad tā OK, bet, ja es nomainu VHDL kodu un atveriet Synplify atkal SDC fails ir jāpievieno projekta atkal, jo Libero atjauno Synplify projekts - bez SDC failu. Ja es pievienot jaunu SDC failu Libero, tad tas parādīsies Synplify, bet nesatur pulksteņi un citiem tīkliem automātiski, tas būs tikai tukšu failu. Ja es atvērtu to Synplify / Piemērošanas joma būs tukšs izklājlapu. I dont vēlaties rakstīt visu manuāli. Tātad, kā pārvaldīt laika ierobežojumus Actel-Libero/Synplify/Designer plūsma?

 

[shitansh]

Sveiki, Pirms atsaucoties synplify par synthesisyou var pievienot ierobežojumi failu (*. SDC), kurā jūs varat rakstīt laiku saistītie ierobežojumi, piemēram, viltus ceļu, pulksteni ģenerators, ievades kavēšanās, izejas kavējuma ... uc tad, ja jūs izmantot dizainers Libero radīts SDC faila kopijām, kuras piespiedu veidā synplifile ierobežojumu failu un pēc tam, darot vieta un maršruts jums nav nepieciešams, lai dotu atkal SDC failu, jo rīks notika automātiski rada ierobežojumu failu, kurā ir visi ierobežojumi jums ir dota SDC failu kamēr sintēzes. HTH, - Shitansh Vaghela

 

[buenos]

hi, paldies, jā, būtībā es nevaru izveidot savu ierobežojumiem jomu, izklājlapu un saglabāt to, es tikai var uzrakstīt ierobežojumu ar rokām. tās nav pārāk convinient. vai varbūt es varētu izveidot to synplify-joma, pēc tam pievienojiet to Libero projekts vēlāk ...

 

[shitansh]

Hi, šajā posmā pat i dont zināt, vai tas ir iespējams vai nē, bet, ja es uzzināt pārliecināts, ka būs jums saku, ja jūs nākt uz kmow pirms manis, lūdzu dalīties tajā. Paldies.