4 ieejas summators in VHDL papildinātājs

[killersbeez]

Sveiki, Man ir jautājums karsti programma papildinātājs ar 4 izejvielu VHDL! Esmu šo VHDL kodu ir pareizi! Bibliotēkas IEEE; Izmantojiet ieee.std_logic_1164.all, ENTITY funkciju papildinātājs tiek ņemts sugas (fiktīvu: laiks: = 0 ns); PORT (A, B, C, D: IN std_logic; summa: OUT std_logic); END persona; ARHITEKTŪRA funkcionālo papildinātājs IS BEGIN PROCESS (A, B, C, D) sākt ja (= '0 'un B = 0 "un C = 0" un D = '0'), tad summu,

 

[Fl1pFl0p]

Es pieņemu, Jums ir sākot no, varbūt klasi, un šādā gadījumā Ripple Carry Adder ir viena jums būtu seaching par. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple-Carry Adder [/url], un tas izskaidro ripple veikt papildinātāja [url = http://www.search .com / atsauce / Adder_ (elektronika] lūgums Adder (elektronika) - Search.com [/url]), ka vajadzētu palīdzēt.

 

[killersbeez]

saka, ka tas par mani, un es aprunāt atrast to, ko nepareizi tur: (digi.vhdl: in papildinātājs (funkcionālās): digi.vhdl: 64: sintakses kļūda, negaidītu t_PROCESS, sagaidot t_IF pie PROCESS v2cc: digi.vhdl: 1 kļūdām

<span style="color: grey;"><span style="font-size: 10px">---------- Post added at 00:45 ---------- Previous post bija 00:27 -------- ! - </span></span>
atrastu problēmu viss strādā, bet tas ir 4 ieejas papildinātāja vai tās kaut ko citu?!

 

[Fl1pFl0p]

Šajā rindā norāda, cik ieejas: IN STD_LOGIC_VECTOR ( 7 downto 0 ), tas ir 8bit papildinātāja. Sprogoties papildinātājs var cascaded kā bitu skaita, kā jūs vēlētos. Ja jūs lasīt atsauces saiti augšā, un par cilpu, radot apjukumu, mēģiniet lasījumā šo piemēru. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL kodēšanas padomiem un triku: 4 bit Ripple Carry papildinātājs, izmantojot pamata loģika [/url] Tas ir ieejas līmenī 4bit papildinātājs un izmēģinājumu stendam, lai modelētu savu uzvedību.

<span style="color: grey;"><span style="font-size: 10px">---------- Post added at 18:31 ----- ----- Iepriekšējais post bija 18:15 ----------</span></span>
O wooo ... neredzēju savu kodu augšpusē. No kurienes, kas nāk no?

 

[sanju_]

hi savā programmā to nav jāveic, un nevis "ja" jūs varat izmantot "lieta" būtu labāk .. Ja vēlaties izmantot "citu, ja" labāk izmantot "elsif ".... Jums var iegūt kļūda Jūsu kodu, jo tu lieto tik daudz "ja" un vienu "beigām, ja" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Viens ieteikums, VHDL piedāvā elsif. Tā vietā, lai izmantotu citu, ja katru reizi, kad jūs varat izmantot elsif. Kods izskatīsies tīrāka un viegli atkļūdošanas. Tev ir izmantoti daudzi "cits ja" iepriekš kodu, bet doesn't ir pietiekami daudz "end ja", lai segtu tos visus.