šaubas Verilog

R

raja.mst

Guest
Vai tas ir pareizi instantiate moduļa ietvaros "vienmēr" vai "ja"

 
Modulis instancē tiek izpildīts apkopo laikā, kur kā vienmēr, un, ja izpaužas izpilda simulācijas laikā.

www.testbench.in

 

Welcome to EDABoard.com

Sponsor

Back
Top