šaha pulksteni vhdl kods

[hazwan]

Sveiki visiem
I m jauns atnācējs kodēšanas vhdl
Es gribu dizains zvejnieks šaha pulksteni
Tātad man ir nepieciešams Vhdl kodu zvejnieks šaha pulksteni
Pls let me labā.
Bcoz Man ir pabeigt šo projektu Short
laiks.
thankshazwan

 

[lucbra]

students?

 

[hazwan]

Jā, i'am students.Vai jūs varētu man palīdzēt?

 

[lucbra]

I nemēdz darīt to mājasdarbu studentu.
Tomēr ikvienam ir vajadzīgas, lai uzzinātu ...

Tātad,
pieņemsim analizēt sistēma:
1.Es nezinu, kas ir Fišera šaha pulksteni ir, bet man domāt, ka tas būs variants ir sekundes / minūtes taimeris ar palaišanas /
apstādināšanas / reset pogas.
Kas ir jūsu ieejas / kādus rezultātus jūs paredzēt?
Input:
CLK (parasti kaut kas ir diapazonā no 10 ... 50MHz)
Reset (hardware reset, nevis pulksteni reset)
Pushbuttons sākuma, bremžu, spēle reset (iespējams pārtraukt pirmās spēlētājs var sākt no
2. atskaņotājs)
citi ieguldījumi (uz šo brīdi, es neredzu)

Rezultāti:
sava veida displejs (LED, LCD, video; uzņemties LED): Vieglākais form 4 7 segmentu LED displeji

2.jo jums ir pushbuttons, būs nepieciešamība pēc debounce sistēmu.Augstas takts frekvenci nepieciešams sadalīt uz "vienu sekundi" CLK ķeksīti.Harta par sistēmas ir pulkstenis counter pati.Tad jums ir nepieciešama sava veida modulis, kas pārveido decimāldaļu vērtību 7-segmenta informācija (kopēja katodu vai kopīgus anoda).Varat papildus izvēlēties multiplekss 7 SEG displeju (parasti darīts FPGA izmantot mazāk I / Os.

3.analizēt tālāk:
a.debounce ķēdei (var atrast google).Padomā par to: atslēga var Toggle in (varbūt 100ms), pāris reizes no viena līdz nullei un atpakaļ.Līdz ar to jums būs nepieciešams, lai attīstītu uz cilpas, ka paraugi vērtības no galvenajiem ievade (parauga frekvence 50 ... 200Hz - vēl produkciju jūsu dalītājs).Ja visas izejvielas no paraugiem ir tās pašas, tad jums ir jāpārliecinās, ka ieguldījums ir debounced.Līdz jūs pārvērst šīs skaidrojumu VHDL.

b.dalītājs ķēdē.Viens no galvenajiem ķēdēm ir VHDL modelētājs.Neaizmirstiet, ka katrs FF dala ar divi.Varbūt jūs varētu vienkāršot savu CLK ievade kā daudzkārtnis 2?

c.Hex-> 7-SEG: atkal pamata modulis, kas var viegli atrodams internetā.

d.uz toughest daļēji ir sekundes / minūtes counter:
- Sāk ar domāšanu, kā jūs to darītu šo manuāli
- Otrais = 0, 10 sekundes = 0, minūtes = 0, 10 minūtes = 0
- Sekundes = seconds
1- Ja sekundes = 10, 10-sekundes = seconds 1; sekundes = 0
- Ja 10-sekundes = 6, minūtes = minūšu 1, 10 sekundes = 0
- Ja minūtes = 10, 10-minūšu = 10minutes 1, minūtes = 0
- Tagad pievienot ļauj signālus sākuma, bremžu,
atiestatiet (nedrīkst būt, ka grūti)

Did I miss something?

Convert viss, lai VHDL no Verilog un jūsu mājas tiek darīts.

labu veiksmi