Šķīdums VHDL kods, kas būs sintēze ražot?

[seq00666]

Hi,

Es nevaru atbildēt uz šādu jautājumu, lūdzu, man palīdzēt
atrisināt? es augstu vērtēju, thank you.Attiecībā uz šādiem VHDL, kas būs sintēze ražot?Zīmēt rezultātā vārtu līmeņa pārstāvības vai loģiskajām vienādojumu pārstāvību.

bibliotēkas IEEE;
izmantot IEEE.std_logic_1164.all;

vienība proc_sig ir
osta (a1, a2, b1, b2: jo std_ loģika;
y1, y2: no std_ loģika);
beigās uzņēmums;

arhitektūra RTL un proc_sig ir

procedūra logic_xor (
signāls s1, s2: jo std_ loģika;
signāls y: no std_ loģika) ir
sākt
y <= s1 XOR s2;
beigu procedūras logic_xor;

sākt

logic_ XOR (a1, a2, y1);

xnor_ proc: process (b1, b2) ir
sākt
logic_ XOR (b1, b2, y2), - kārtas procedūra zvanu
gala procesa;
beigu arhitektūras RTL;

 

[brmadhukar]

Hi,
Izskatās, divi XOR rezultātus tikai.
BRM