īstenošanas aizkavēšanos FPGA

A

atlikt

Guest
Hi all,

Ja es absolūti nepieciešams ieviest aizkavi fizisku shēmu, par FPGA mikroshēmā, kā es varu darīt, zinot, sintezatori usully grozīties dalays out?

kavēšanās (aizkavēta ar tehnoloģiju)

 
hi, kavēšanās
Es nezinu, ja jūsu sistēma var ieviest pulksteni ar tā laika tikai pati kavēšanās vēlaties, ja jā, u var īstenot jūsu norādītā kavēšanās ķēdi vienkārši paraugs Jūsu signāls būt delayed.Otherwise, tas vienmēr ir bezjēdzīgi rakstīt teikumus, piemēram, "pēc" VHDL vai "#", kas verilog aizkavēt signālu vai stieple.
Ko citu, ja jūs izvēlaties Altera kā jūsu FPGA sniedzējs, kā man, tā, ka nav recommened ar Altera īstenot nekavējoties, ir izmantot detaļas vai moduli 'LCELL ", kas ir iekļautas Altera bibliotēkas LPM.

 
Mazo aizkavēšanos (order of nano sekundēs), lietojiet vārti (Ex: AND, OR un buferi).

 
visvairāk ABL sintezators, ja esat izvēlējies ātrumu vai zonas sintezēt tos izdzēst componet, kas ļauj atlikt, ja jūs vēlaties, lai termiņā, ja tā nav maza darīt to, CLK (piemēram, pret), un ja tas ir mazs (ns) padarīt pa sastāvdaļām, piemēram, buferzonas un dažiem citiem ways.how liela ir kavēšanās, ko vēlaties veikt?

 
pirmkārt, uzskata, ja kavējums ir patiesi vajadzīgs.Un jāapsver vēlreiz ...

ja kavējums ietilpst jomā par vienu no jūsu piemērots pulksteņi izvēlieties ff, maiņu reģistrēties vai pret īstenot nekavējoties.

ja jūs nespējat izmantot pulksteni, synthetizers var novērst objekti tiek optimizēta.
Piem.: Synopsis FPGA Express atbalsta par "dont_touch"
Iestatiet šo atribūtu moduli / uzņēmuma / projekta un arī uz šūnām un instances.Nosakot šo atribūtu novērš, ka daļa no konstrukcijas tiek optimizēts, efektīvi apstrādājot to kā melnā kaste.

Atribūtu dont_touch of Clk_inv1: etiķete ir "true";

 
ja Jums ir augstfrekvences pulksteni varat buferis savu signālu FIFO, kur var noteikt kavējuma whiuc vēlaties pievienot pie jums r signālu.
Vārti un bufera soluction ir ļoti grūti pārvaldīt, faktiski ik p & R var mainīt savu aizkavēšanos.
atā.
G.

 
Route savu signālu, un saistīt to atpakaļ dos ua noteiktu summu nekavējoties.

 
maza kavēšanās u var izmantot Buferi un uz ilgu kavēšanos u var izmantot mērītāju vai SHIFT REGISTER

sveicieni
Ashish

 
Skatīt 6 par XILINX iesniegumu piezīme XAPP688.Tas ir par celtniecības kavēšanos elements, izmantojot Luts in FPGA.

 
Ja jūs vēlaties zināt kavēšanos savu dizainu un zina, kā, piemēram Lut ieviest kavēšanās var būt atkarīgs no sintēzes rezultātus, varat izmantot pasta PAR behavoral modeli ar standarta kavēšanos failu saņemt tuvināšanu paredzamo kavēšanos, jebkurš sintēze rīks vienkārši nedos labi rezultāti "Man nav fiziskās sintēze instrumentus vēl, bet es domāju, ka tas var dot labāku rezultātu"
Last edited by bibo1978 par jūnijs 21, 2004 12:34, edited 2 reizes kopā

 
Vēl viena metode, ar ko ievieš kavēšanās ", ja lietojat augstākās klases FPGA kā XILINX VirtexII pro" tu var ieviest nekavējoties, izmantojot pulksteni, nevis rathar nekā caur signālu, tas ir izdevīgāk, jo jūs varat tieši fine tune kavējumiem ir vajadzīgs, tas var veikt, izmantojot DCM es uzskatu, ka tas ir visvairāk trustable risinājumu.ja jums ir problēma saskarnes starp divām pulksteni doamins tad jums vajadzētu mēģināt ieviest asynchrounous FIFO.

Ja DCM nav pieejama ", piemēram, Virtex", tad varat izmantot divas pulksteni refrences kā i / ps viens aizkavējas cita no citas, nepieciešamā summa "Try PLL AD41 sērijas" $ 3 "vai 2 DDS 10 $", tomēr jūs ir pārvaldīt divus pulksteni domains saskarpunkts "Asynchronous FIFO ir tikai vispiemērotākais risinājums parasti"

Thats visiem ļaudīm

 
Labākais veids ir izmantot FIFO un dizainu kā separat komponentu un, ja instantiat to savu dizainu uzdot sintezatoru "Nav Pilnveidot" Theis komponents, lai tā paliek kā tas ir saglabāt līdzvērtīgu skaitu pulksteņa ciklu, kuru vēlaties aizkavēt.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top